SMALL 분류 전체보기50 queueing system ( queueing theory ) 현대 system 은 대부분 queueing system으로 구성. 아래 참조. https://en.wikipedia.org/wiki/Queueing_theory https://en.wikipedia.org/wiki/Queueing_Systems 2016. 11. 14. bit sum (verilog) data_width 만큼의 데이터가 있을때, 각 data의 bit의 합을 계산할때, 각bit의 add를 아래와 같이 나타낼수 있음. input data (wd_data[DATA_BIT:0])가있을때, DATA_WIDTH는 DATA_BIT의 log2 값. integer i; reg [DATA_WIDTH:0] cnt_data_bit ; always@* begin cnt_data_bit = 'h0; for ( i=0; i 2016. 11. 11. ready valid protocol 설명. ( verilog ) amba나 최근에 사용하는 대부분의 bus 는 ready , valid protocol을 이용한다. 간단한 이해를 위해 아래를 참조. ================================================== ===== // 기본형 module sample (verilog) ( // system input wire clk, input wire reset, // slave port input wire [7 : 0] s_data, input wire s_valid, output wire s_ready, // master port output reg [7 : 0] m_data, output reg m_valid, input wire m_ready ); // m_valid이 0 (파이프 라인의 .. 2016. 11. 9. timing slack 발생시, 해결 Tip. - timing 최적화 기본 timing optimize 하기위한 Tip. ( vivado - xilinx ) 1) FPGA 내부의 각종 Clocking End-point Component들에 Reset 상태의 초기값이 필요 없는 부분들은 모두 없애면, Resource를 줄일 수 있어, Timing Meet에 도움. 2) FPGA 내부 로직 전체에 Active High Reset을 적용하면 Resource를 줄일 수 있고, Timing Meet에도 도움. Xilinx 내부로직의 모든 Components들은 Active HIGH Reset을 받도록 Hardened되어 있기 때문에, Active Low Reset를 지정하게 되면, Inverter가 들어가게 되고, 그 만큼 로직 Resource가 추가로 낭비. 3) 1 Clock .. 2016. 10. 26. 이전 1 ··· 4 5 6 7 8 9 10 ··· 13 다음 LIST
