SMALL Cell1 RTL) Synthesis Design Constraint(SDC) 참조 - Object type object type : design, port, cell, pin, net, clock .... get_design : {TOP ENCODER REGFILE} get_cells : {U1 U2 U3 U4} get_pins : {U1/AIN U1/BIN ... U4/Q[0] U4/Q[1] } port pin net은 서로 상대적인 개념으로 설정시 주의필요. (current design 위치에 따라 port가 pin 이 될수 있음.) 2022. 12. 21. 이전 1 다음 LIST
